Необходими са стотици процеси, за да се превърне aвафлав полупроводник. Един от най-важните процеси еофорт- тоест издълбаване на фини верижни шарки върхувафла. Успехът наофортпроцесът зависи от управлението на различни променливи в рамките на зададен диапазон на разпределение и всяко оборудване за ецване трябва да бъде подготвено да работи при оптимални условия. Нашите инженери по процеса на ецване използват превъзходна производствена технология, за да завършат този подробен процес.
SK Hynix News Center интервюира членове на техническите екипи на Icheon DRAM Front Etch, Middle Etch и End Etch, за да научи повече за тяхната работа.
Етч: Пътуване към подобряване на производителността
В производството на полупроводници ецването се отнася до издълбаване на шарки върху тънки филми. Моделите се напръскват с помощта на плазма, за да оформят крайния контур на всяка стъпка на процеса. Основната му цел е да представя перфектно точни модели според оформлението и да поддържа еднакви резултати при всякакви условия.
Ако възникнат проблеми в процеса на отлагане или фотолитография, те могат да бъдат решени чрез технология за селективно ецване (Etch). Въпреки това, ако нещо се обърка по време на процеса на ецване, ситуацията не може да бъде обърната. Това е така, защото същият материал не може да бъде запълнен в гравираната област. Следователно, в процеса на производство на полупроводници, ецването е от решаващо значение за определяне на общия добив и качеството на продукта.
Процесът на гравиране включва осем стъпки: ISO, BG, BLC, GBL, SNC, M0, SN и MLM.
Първо, етапът на ISO (изолация) ецва (Etch) силиций (Si) върху подложката, за да създаде активната зона на клетката. Етапът BG (Buried Gate) формира адресната линия на реда (Word Line) 1 и вратата за създаване на електронен канал. След това етапът BLC (Контакт на битова линия) създава връзката между ISO и реда на адреса на колоната (Битова линия) 2 в областта на клетката. Етапът GBL (Peri Gate+Cell Bit Line) едновременно ще създаде адресната линия на клетъчната колона и вратата в периферията 3.
Етапът SNC (Договор за възел за съхранение) продължава да създава връзката между активната област и възела за съхранение 4. Впоследствие етапът M0 (Metal0) формира точките на свързване на периферния S/D (възел за съхранение) 5 и точките на свързване между реда на адреса на колоната и възела за съхранение. Етапът SN (Storage Node) потвърждава капацитета на модула, а последващият етап MLM (Multi Layer Metal) създава външно захранване и вътрешно окабеляване и целият инженерен процес на ецване (Etch) е завършен.
Като се има предвид, че техниците по ецване (Etch) са отговорни главно за моделирането на полупроводници, отделът за DRAM е разделен на три екипа: Front Etch (ISO, BG, BLC); Middle Etch (GBL, SNC, M0); End Etch (SN, MLM). Тези екипи също са разделени според производствените позиции и позициите на оборудването.
Позициите в производството са отговорни за управлението и подобряването на производствените процеси на единица. Производствените позиции играят много важна роля за подобряване на добива и качеството на продукта чрез променлив контрол и други мерки за оптимизиране на производството.
Позициите на оборудването отговарят за управлението и укрепването на производственото оборудване, за да се избегнат проблеми, които могат да възникнат по време на процеса на ецване. Основната отговорност на позициите на оборудването е да осигурят оптимална работа на оборудването.
Въпреки че отговорностите са ясни, всички екипи работят за обща цел – да управляват и подобряват производствените процеси и свързаното с тях оборудване за подобряване на производителността. За тази цел всеки екип активно споделя собствените си постижения и области за подобрение и си сътрудничи за подобряване на бизнес представянето.
Как да се справим с предизвикателствата на технологията за миниатюризация
SK Hynix започна масово производство на 8Gb LPDDR4 DRAM продукти за 10nm (1a) клас процес през юли 2021 г.
Моделите на схемите на полупроводниковата памет навлязоха в ерата на 10nm и след подобрения една DRAM може да побере около 10 000 клетки. Следователно, дори в процеса на ецване, границата на процеса е недостатъчна.
Ако образуваният отвор (отвор) 6 е твърде малък, той може да изглежда „неотворен“ и да блокира долната част на чипа. Освен това, ако образуваната дупка е твърде голяма, може да се получи „мост“. Когато празнината между два отвора е недостатъчна, възниква „мост“, което води до проблеми с взаимното сцепление в следващите стъпки. Тъй като полупроводниците стават все по-рафинирани, обхватът на стойностите на размера на отворите постепенно се свива и тези рискове постепенно ще бъдат елиминирани.
За да разрешат горните проблеми, експертите по технологиите за ецване продължават да подобряват процеса, включително модифициране на рецептата на процеса и алгоритъм APC7 и въвеждане на нови технологии за ецване като ADCC8 и LSR9.
Тъй като нуждите на клиентите стават все по-разнообразни, се появява още едно предизвикателство – тенденцията за производство на множество продукти. За да се отговори на тези нужди на клиентите, оптимизираните условия на процеса за всеки продукт трябва да бъдат зададени отделно. Това е много специално предизвикателство за инженерите, защото те трябва да накарат технологията за масово производство да отговаря на нуждите както на установените условия, така и на разнообразните условия.
За тази цел инженерите на Etch въведоха технологията „APC offset“10 за управление на различни деривати, базирани на основни продукти (Core Products), и създадоха и използваха „T-index system“ за цялостно управление на различни продукти. Чрез тези усилия системата непрекъснато се подобрява, за да отговори на нуждите на многопродуктовото производство.
Време на публикуване: 16 юли 2024 г